2min

De Digital Industries Software-divisie van Siemens maakt de release van ‘Tessent Multi-die’ bekend. De technologie vereenvoudigt het testproces van chips met geavanceerde verpakkingen.

Chips worden van oudsher verpakt met een enkele silicon tile. Vandaag de dag probeert de industrie steeds meer rekenkracht in tiles te condenseren. Vandaar zijn bedrijven als Intel begonnen met het stapelen van meerdere tiles, waarbij verschillende technologieën worden gecombineerd om de prestaties te verhogen. Meerdere lagen maken het testen van chips moeilijker.

Testen van geavanceerde chips

Testen is een essentieel onderdeel van het chipproductieproces. Fabrikanten moeten een testaansluiting in chips integreren voordat de chips worden geproduceerd. Ankur Gupta, General Manager van Siemens Tennent, vertelde tegen Reuters dat Siemens tot voor kort per opdracht met klanten moest samenwerken om het testproces te versimpelen.

Inmiddels heeft Siemens alle opgebouwde kennis en ervaring gebruikt om het proces te automatiseren, aldus Gupta. De organisatie ontwikkelde een algemene, toegankelijke oplossing voor het testen van geavanceerde chips.

Tessent Multi-die

De technologie heet ‘Tessent Multi-die’. De software kan die-to-die verbindingsontwerpen maken en package-level tests faciliteren met behulp van de Boundary Scan Description Language. Daarnaast helpt de technologie bij het testen van 2,5D- en 3D IC-ontwerpen (BSDL).

Tessent Multi-die bevat ‘flexible parallel port’ (FPP)-technologie. De technologie maakt gebruik van Tessent TestKompress Streaming Scan Network, een softwareprogramma dat twee jaar geleden werd geïntroduceerd.

De software ontkoppelt design for testability (DFT)-benodigdheden van chip-level test delivery resources. Als gevolg kunnen DFT-ontwerpen aanzienlijk worden vereenvoudigd. Volgens Siemens vermindert de technologie testtijden met maximaal 400 procent.

Tip: ‘Intels Duitse chipfabriek heeft dubbel zoveel stroom nodig als stad’